たぶんわからないサブスレッショルドリークの説明

@natsutan さんに呼ばれた気がしたので(と言っても、お互い鍵付きなので、twitter貼れない)、サブスレショルドリークについて、少し書いてみようかと思います。

(注) デバイスの勉強は、大学の時にして以来です。しかも、手元に教科書類は一切ないので、定量的な話は一切しません。鵜呑みにする人はいないと思いますが、できればちゃんと勉強して下さい。

(注) HDLの話は一切ありませんが、せっかくなので、http://qiita.com/advent-calendar/2013/hdlにしちゃおうかと思います。

半導体の消費電力とは

HDLerの方ならよく知っていると思いますが、LSIの消費電力は、シンプルに以下の式で求まります。

$$ P = \frac{1}{2} \alpha fCVcc^{2} + I_DVcc + I_LVcc $$

となります。第1項から

  • 充放電電流
  • 貫通電流
  • リーク電流

と言われてますよね。この電力を削減するために、主にHDLerは、充放電電流を削減するために、トグル率を最適化し、回路屋さんは寄生容量を減らしたり、貫通電流を減らしたり、そして、デバイス屋はリーク電流を減らしたりするわけです。

では、このリーク電流って、そもそもどういうものでしょう?

ここでいうリーク電流は、総称で、分けるとすると、

  • サブスレッショルドリーク電流
  • ゲートトンネルリーク電流
  • GIDL(Gate Induced Drain Leakage)

とに分類されます。他にもあるのですが、おそらくこの3つが支配的です。最後だけで英語なのですが、いまいちピンとくる和訳に出会ったことがないので、気にしないでください。

サブスレッショルドリーク電流

さて、この中で、最も大きいのは、今も昔もサブスレッショルドリークです。一昔前は、サブスレッショルドよりもゲートトンネルリークが大きくなる、なんて言われましたが、High-K材の導入なので、何とか乗り切ってる感じです。

では、このサブスレッショルドリークってどんなものでしょう?

しきい値電圧って?

その前に、しきい値電圧 \( Vth \) ってなんなのでしょうか? そもそもどうやって決まるものなのでしょうか?

教科書には、MOSのVgs-Ids曲線として、このような図が書かれていることが多いと思います。

f:id:yukichanko:20131211011756p:plain

要はしきい値電圧って、電流が流れ始めるとこですよね。

さて、この縦軸をLogにするとどうなるかというと(下手くそな絵で申し訳無いっす)、

f:id:yukichanko:20131211013221p:plain

という感じになります。さて、半導体デバイス理論の中では、Vthは、論理的に式から求まります。しかし、実際の世界では、詳細なパラメータ値はわからないので、上に書いたように、50nA/umが流れるときのゲート電圧、というような定義でVthが決められます(これは、外挿方式、定電流方式、と呼ばれてます)。

例えば、Vthの高いデバイスがなぜリーク電流が小さいかというと、下の絵のように、Ids曲線が右にシフトするため、Vg=0の時のリークは、Middle-VtやLow-Vtのデバイスよりも小さくなります。ここで重要なのは、縦軸はLogなので、ちょっとした差でも大きな電流の差になります。

f:id:yukichanko:20131211013703p:plain

なぜ、完全にOFFにならないの?

さて、この下手な絵の下2枚は縦軸がLogです。そして、曲がっているように見えますが、線形に電流が下がっている(ここをサブスレッショルド領域といいます)ということは、ここは、ゲート電圧に対して、Exponentialの特性で電流が変化しています。

さて、このExponentialの特性というと、何を思い浮かべますか? そう、ダイオードですよね。ここは、キャリアが拡散でちょろちょろ流れている領域なのです。

ここで、みなさんが嫌いなバンド理論の絵を書いてみましょう。チャネル方向で見た時の断面図です。Vgs=0, Vds=0.1, Vbs=0を想定しています。

f:id:yukichanko:20131211015311p:plain

(フリーで絵を書くのは無茶ですね)

何も書きませんでしたが、P型基板でN型の拡散層を過程しています。P型N型を接合させた時、バイアス電圧がかかっていないと、フェルミ準位が(詳しくは、ガチ物性屋さんに聞いて下さい)一致するように接合します。このときに(赤丸で囲みましたが)、N型からP型に向かう電子には壁があるように見えます。しかし、ここには、電子がたくさんあるため、拡散現象によって、ちょろちょろゲート領域に出て行ったりするわけです。

さて、ゲート電圧をかけるというのは、そもそもどういうことかというと、この壁を下げることなのです。壁を下げると、Exponential的に電子の量が増えます。なので、サブスレッショルド領域では、電流の量はExponentialの特性になるわけです。

ということで。。。

自分でもわかりにくいと思ってしまった説明ですが、いかがでしたでしょうか? ガチの説明は、@natsutan さんがキッテルの本で勉強されるそうなので、その成果を待ちましょうw

[verilog][wreal] wrealを使ったアナログ風シミュレーション

この記事は、HDL Advent Calendar 2013の5日目の記事です。

こんばんは@mizutomoです。参加者の皆様がデジタルバリバリなので、gkbrですが、ぼくは、デジタルのことはほとんど知らないので、臆せずにアナログ寄りの記事を書いていきたいと思います。

wrealって何よ?

最近、巷で話題のwrealですが(えっ、聞いたことがないって?)、そもそもこいつは何なのでしょう? ともったいぶってもしょうがないので、結論から言いますと、実数値が伝搬できるwireです。そもそも、wrealはwired realの略で、realと入っているので、一瞬reg型かなぁ、と思ってしまいますが、れっきとしたwire型の端子です。

えっ、それだけなの? って感じですが、本当にそれだけなのです。そもそも、それだったら、VHDLは実数値を伝搬できるし、SystemVerilogだって。。。と思われると思いますが、まさにその通りです。ただ、Verilog HDLで、ってところに価値があるのだと思います(日本のメーカーさんは、Verilog大好きですもんね)。そして、アナログのソルバを使わずに、デジタルのソルバだけで、なんちゃってアナログを表現できるところに価値があります(これで、デジタル屋さんも大丈夫)。

さて、このwrealですが、元々はVerilog-AMSで採用された規格(と言っていいものかな?)です。その後、C社さんがAccellera(詳細は、Cadence,Verilog-AMSの実数値モデリング機能の拡張仕様をAccelleraに寄贈を参照して下さい)に寄贈しています。そして、SystemVerilog2012にめでたく採用された、というストーリーだと思うのですが、残念ながら、この辺がどうなっているのか、よくわかりません。エロい人教えて下さい。

では、シミュレーション

それでは、このwrealを使って、早速シミュレーションをしてみましょう。今回は、アナログの王道ADC/DACのモデルを使って、それをModelSim-ASEでシミュレーションしたいと思います。

ちなみに、今回使用するのは、ModelSimですが、このWrealの機能は、Icarusでも実装されています(要は、実装が簡単なのですね)。他にもC社さんはもちろんのこと、S社さんのシミュレータでも使用できます。

ADCのモデル

今回はファンクションだけの非常にシンプルなモデルです。

`timescale 1ns/1ps

module ADC_8bit (DOUT, AIN, CLK, VDD, VSS);
  output [7:0] DOUT;
  input  CLK;
  input  AIN,VDD,VSS;

  wire  [7:0] DOUT;
  wire  CLK;
  wreal AIN,VDD,VSS;   // AIN, VDD, VSS has continous value

  real LSB;
  integer dig_val;

  always @(VDD, VSS) begin
    LSB = (VDD-VSS) / (2**8-1);
  end

  always @(CLK) begin
    if (AIN <= VSS)
      dig_val = 8'b0;
    else if (AIN >= VDD)
      dig_val = 8'b11111111;
    else
      dig_val = (AIN-VSS) / LSB;
  end
  assign DOUT = dig_val;
endmodule

入力電圧を1bitの電圧で割って、それをデジタルコードにassignしているだけです。

DACのモデル

DACもさらにシンプルなモデルです。

`timescale 1ns/1ps

module DAC_8bit (AOUT, DIN, CLK, VDD, VSS);
  input [7:0] DIN;
  input CLK,VDD,VSS;
  output AOUT;

  wire [7:0] DIN;
  wire CLK;
  wreal AOUT,VDD,VSS;   // AOUT, VDD, VSS has contious value

  real LSB, ana_val;

  always @(VDD, VSS) LSB = (VDD-VSS) / (2**8-1);

  always @(CLK) ana_val <= VSS + LSB*DIN;

  assign  AOUT = ana_val;
endmodule

こちらもデジタルコードを10進数にして、1bit分の電圧を書けているだけです。

テストベンチ

今回は単純なsin波を入れて、それをADCでデジタルコードに変換して、さらにそのデジタルコードをDACに入力して、アナログ信号に変換します。

`timescale 1ns/1ps
`define M_TWO_PI 6.283185307179586

module top ();
  wreal AIN, AOUT, VDD, VSS;
  wire [7:0] DOUT;
  wire CLK;

  ADC_8bit ADC_8bit (DOUT, AIN,  CLK, VDD, VSS);
  DAC_8bit DAC_8bit (AOUT, DOUT, CLK, VDD, VSS);

  real reg_ain, reg_vdd, reg_vss;
  real freq=500e+3, phase=0;
  reg reg_clk;

  initial begin
    $dumpfile("wreal.vcd");
    $dumpvars();
  end

  initial begin
    reg_clk = 0;
    reg_vdd = 3.3;
    reg_vss = 0.0;
    reg_ain = 0.0;
    #30
    while ($realtime*1e-9 < 6e-6) begin
      #2
      phase = phase+2e-9*freq;
      if (phase>1) phase=phase-1;
      reg_ain=1.8*(1+$sin(`M_TWO_PI*phase));
    end
    #200 $finish;
  end

  always #2 reg_clk = ~reg_clk;

  assign AIN = reg_ain;
  assign CLK = reg_clk;
  assign VDD = reg_vdd;
  assign VSS = reg_vss;
endmodule

wrealの注意点は、reg型ではないということです。あくまでwire型なので、always文の中では使用することができません。そのため、reg型の変数を使って、信号処理を行って、最後にassign文でwireに接続します。

シミュレーションの実行

今回は、実行にModelSim-ASEを使用します。ただ、そのままコンパイルすると、wrealって何それ? おいしいの? って怒られていまいます。そのため、vlogに-amsオプションを渡してやる必要があります。

% vlog adc.v -work ./work -ams % vlog dac.v -work ./work -ams % vlog top.v -work ./work -ams

コンパイルが無事に終了すると、後はvsimでシミュレーションを行うだけです。この時には、特にオプションは不要です。

波形の見方

波形のそのままModelSimで見ることができます(当たり前ですが)。ただ、ModelSimのデフォルトは、0/1のデジタルの世界なので、当然wrealの信号はそのままでは表示されません。その際には、波形名を右クリックして、フォーマットをアナログにしてあげましょう。

f:id:yukichanko:20131205000357p:plain

最後に

ということで、wrealいかがでしたでしょうか? 実数値をモジュール間で渡せるからって、何がおいしいの? と思われると思います。活用先としては、C社さんがよく言っているように、アナログモジュールにおけるアルゴリズムの設計(従来、MATLABでやっていたようなやつですね)というのが、まずは最初だと思います。今回は、ADC/DACなので、特に意味がないのですが、ΔΣADCのアーキテクチャの設計には、このwrealはぴったしにハマります。また、PLLなども信号処理の要素が強いので、いい応用になると思います。実際に、Event-Driven型のPLLのモデルを作って、ジッタの注入を行って、ループ特性の最適化を図る、なんて論文は出ています。

もう一つの活用先としては、デジタルの高度な検証手法を用いて、Mixed-Signalの検証を行う、というのもよいと思います。むしろVerilog単体で動かすことができるので、こちらの方が向いているかなぁ、とボクは思います。

最後に2

約1年ぶりにブログを書きました。ここ最近、アウトプットをサボっていたなぁ、と感じています。でも、Hatena Blogに移行するいい機会になりましたw あと、Markdown記法を勉強するのも。

明日は、最も神に近いHDLerである@natsutanさんですね。どんな神業を披露してくれるのか、非常に楽しみです。

さよなら蘭子

立川の家から、東大和のマンションに引っ越して以来、ずっと調子の悪かったら蘭子が本日9時頃他界しました。
今から思うと、本当にご主人思いの犬だっというか、手をかけさせない犬だったなぁ、と思います。
最後も苦しんだりせずに、何事もなかったように、そっと逝ったそうです。苦しまずに済んだのが、飼い主にとって、何よりも救われることでした。

私と蘭との出会いは、今からちょうど8年前になります。すなわち、妻と結婚したのが2004年12月なのですが、それからずっと私にとっては、家族であり、子どもでもありました。当時、蘭は5歳。すでに、2児の母でもありました。
まだ、私達に子どもがいない時代、ちょうど伊丹に住んでた3年間になりますが、この時は、毎週一緒に蘭と行動していたような気がします。あの当時の趣味はドライブで、妻の膝の上には、常に蘭がいたように記憶しています。

どこの夫婦もそうだと思うのですが、新婚当初はギスギスした感じ残っていると思います。うちも例外なくそうでしたが、蘭がいたおかげで、ほとんど夫婦間の衝突はなかったように思います。たまにケンカをしても、一緒に散歩に行ったら、そのまま仲直りしていた、というようなこともありました。

その後、2007年に東京に来て、2007年11月に娘ができてからは、どうしても蘭と一緒に行動をする機会が減りました。外に行くときも、蘭は常に行きたがっており、よく出かける際に、蘭も一緒に脱走して、追い掛け回したのを覚えています。長時間車の中にいるのは、良くないと思って、家に連れ戻していたのですが、こうやって亡くしてみると、あの時一緒に行動してればよかったなぁ。。。なんて思ってしまいます。

ペットは所詮ペット。死んでも泣かないだろうなぁ、なんて思っていましたが、蘭が動かずに、どんどん冷たくなっていったのを直に感じてしまうと、今までのことがフラッシュバックして、自然と涙が出てきました。葬式の間は情けないことに泣きっぱなしでした。

これからは、毎日散歩行かなくちゃ、って思うこともなくなるわけだね。散歩めんどくさいなぁ、とかって思ってたけど、いざそれがなくなると、淋しくてしょうがないわ。

本当に、13年間お疲れさまでした。あなたがいてくれたおかげで、ボクは20代前半のどうしようもないクズから、少しましなクズになったように思えます。
また、どこかで会おうね。

おしまい。

世界で勝負する仕事術

世界で勝負する仕事術 最先端ITに挑むエンジニアの激走記 (幻冬舎新書)

世界で勝負する仕事術 最先端ITに挑むエンジニアの激走記 (幻冬舎新書)

BlogTwitterで情報発信している異色の東大准教授の現在までのエンジニア人生を振り返った本。現在までのと言うか、完全に現在進行形なのが面白い。

私はフラッシュには全然携わっていなかったので、東芝時代の氏の活躍を存じていない。どちらかと言うと、東大に移られてから、毎年のように(と言うか毎年?)、ISSCCに採択されたり、Tech-Onに記事が載ったり、と言うことですごい人が東芝にいたんだなぁ、と言うことを知った。

しかし、本書を読んでみると、天才エンジニアと言うよりは、むしろ生き方のセンスの良さ、そしてその洗練されたセンスによって、チャンスを引きつけ、そのチャンスを見事につかみとってきた、様が伺える。

しかし、そのセンスも粘り強さから身についていったものなのだろう。入社当初、会社のお荷物部門だったフラッシュ部門への配属(今の東芝の状況を見ると、信じがたいが、時代はDRAM全盛の時だったので、真実なのだろう)。事業部に丁稚奉公した時の、ボタン押し作業。そのような中でもへこたれることなく気合と根性で乗り切った新人時代。その後も、経験と知識の壁を乗り越えるために、アイデアを数多く提案していき、そのうち一級の研究者へと成長。

その後、入社7年目(32歳位?)でスタンフォードMBAを取りに行く決意。この辺りから、センスの良さが際立つようになってくる。通常、技術職の人間は、弊社でもそうだが、工学を勉強するために留学に行く。それは、ひとえに自分の強み領域の深みを増したいからだろう。しかし、竹内氏の発想は、自分の強み領域にプラスαで経営、マーケティングなどビジネスに必要な要素を身につけることだった。この発想は、通常の人にはなかなか起きないものではないだろうか?

竹内氏の場合には、一つの領域のど真ん中で勝負するよりも、領域間の隙間で勝負をした方が勝機がある、と言う判断だったのでしょう。この領域の隙間を狙うというのは、ビジネス書などでもよく言われることだし、ブルーオーシャンを勝ち取るためにも必要なことだと思います。しかし、一般の人には、隙間はやはり隙間にしか見えない。その隙間の中にチャンスが落ちていても拾い取ることなどできない。竹内氏はMBAを取って、より広い視野を獲得することで、その隙間を見ると言う力をより増したのではないでしょうか。

MBAを取って、東芝でフラッシュのプロジェクトでリーダーにつき、フラッシュを東芝のコア事業に成長させた後、大学に移ります。

さて、この本の中で、私が共感した部分は、

  • 頭のいい人たちとは勝負しない
  • 受けた恩は次の世代に返す
  • 「地に足をつけてから」ではおそすぎる
  • 大学の教官からの叱り
  • 見えない部分にこだわる
  • ドラえもんがいたらしいなぁ」から始まる技術開発

と言う部分です。

私も東北大学の小柳教授の下で学部・修士の4年間を過ごしましたが、まず最初に社会人としての基本を叩きこまれました。今でも覚えていますが、研究室の配属に同級生6人で行ったところ、「挨拶がなっていない。君たちは、社長(研究室のボス)である私に対して、オレとかいうのか!! 私は君の友達じゃない!!」と一喝されました。もちろん、ぼくは優等生ではないので、それまでの人生でも何度も怒られてましたが、それまでを全て強制リセットさせられたように思いました。

あの時は、正直何を怒られているのかわかりませんでしたが、あの20と言うタイミングで性根を鍛え直させられたのは、今の人生で本当に良かったと思っています。ボク自身は何の成果も残せませんでしたが、それでも企業から来られた方や同級生、先生方と議論していく上で、ビジネスの現場ではどのようなセンスが必要なのか、と言うことを、モヤモヤながら掴んでいたように思えます。

今は、その時のセンスが非常に役に立っているように思えます。はっきりとは言えませんが、その感覚のお陰で、多少なりとも他人とは異なる目線を持つことができ、今の会社でのポジションにたどり着いているのではないかと思います(まだ、何のポジションもないですが)。

しかし、大学の世界での半導体系の研究は、企業出身の方が向いてるんだろうなぁ、と、改めて感じた一冊でした(どういう締めやw)

自分の強みはなんですか?

久しぶりに良書に出会った。

最高のリーダー、マネジャーがいつも考えているたったひとつのこと

最高のリーダー、マネジャーがいつも考えているたったひとつのこと

マネージャーとリーダー。よく混同されることが多い(特に日本企業では)両ポジションにおいて、成功したマネージャー、リーダー達は何を考えていたのか、と言うのを分析した本。

結論はよく知られていることだし、本を読むべきだと思うので書かない。それよりも個人的に印象に残ったのは、個人が継続的に成功するための「たったひとつのこと」である。

よく言われていること

就職面接でよくある質問。(と言うか、毎期の面談でも同じようなことを質問されてる)

Q: あなたが考える自分の長所と短所を教えて下さい。

ボクは、このように答えた記憶がある。

長所は、好奇心が強く広いことです。なので、どのような分野に対しても強い興味を示して、仕事に取り組めると思います。
反面、短所は突破力が弱いことです。

そう。突破力が弱い。これは大学の頃に研究を始めた頃から思ってたことだ。どうも一つの事に対して集中しきれない。1年も同じ事に取り組んでいくと、壁の一つや二つに遭遇するが、どうにもその壁を突破できない。

それに対して、同級生たちは、それぞれに悩み苦しんで、そして切磋琢磨して、この壁を突破する力を身に付けており、それにボクは大きな劣等感を感じていた。

M2の春。工学系はどこでも同じだと思うが、進学するか就職するか非常に重要な時期である。ボクは迷いもなく就職の道を選んだ。それは、突破力が自分にはないとその時点でわかっていたからだ。

ボクには、3年間(最低)研究をして、その領域に対しては世界一の研究者になれるだけの突破力は持っていない。それに対して、周りの意見はどうだったか? 「あれ?ドクター行かないんだ」と言う反応が多かった。しかし、教授だけはボクの特性を見抜いていたのか、就職を許可してくれた。

教授にはわかっていたのだろう。ボクがスペシャリストではなく、ジェネラリストに向いていることが。

就職してから

就職してからも、突破力のなさはコンプレックスになっていた。毎期の目標面談でも業務外の目標で「突破力をつける」と言うのを掲げていた記憶がある。

ある時期、PLLのジッタ解析に取り組んでいたことがある。いい線まで行けてたと思う。実測とシミュレーション結果がそれなりに合うところまで来た。しかし、もう一歩足りなかった。理由はわからなかった。論文を読んだり、社内レポートを片っ端から当たってみたけど、どのモデルが足りないのか行きつくことができなかった。ボクはそれが自分の突破力のなさだと思った。

その時、ある設計者にめぐり合い、その時にレポートをもらった。「あっ、これか!!」とモデル化(正確には変換式なのだが)に足りていない要素を見つけ出した。正直、やられた、と感じたのだが、そのやり方だと非常に効率化が悪かった。そのため、その手法を効率化する方法を設計者と一緒に考え、プログラム化し、結果として、その手法が広くPLLの設計に使われるようになった。

その時から、私の見方が少しづつ変わった気がする。自分の弱みは突破力のなさだが、その時に(壁にぶつかったときに)、壁を乗り越えようとするのではなく、壁を別の視点から見ることができる能力があるのではないか、と。そして、その視点を持つためには、より広い知識が必要なのではないか、と。

自分の強みは?

マーカスの本に戻ろう。継続的に成功し続けるたったひとつのことは何か? それは、自分の強みを活かした仕事をすることである(手元に本がないため、正確な言葉ではないかもしれないが)。

なぜか? それは楽しいからだ。自分の得意領域で勝負するのは楽しい。逆に自分の苦手領域での勝負は楽しくない。そして、苦手領域を潰すための勉強も、また面白くなく、捗らない。

では、自分の強みは何か? そして今まで手応えを感じた仕事は何か?

  • 強み: 広い視点で問題を分析して、解決策を導くことができること。
  • 手応えを感じた仕事: 設計者とタッグを組んで、開発したツール。

4年前の仕事では、このような分析とは真逆の仕事をした。そして、成功を勝ち取ることはできなかった。

その理由がマーカスの本を読んでわかった気がする。

今年で35である。一つの仕事が5年周期とすると、残り5サイクルしかない計算になる。自分の弱みを潰すよりも、自分の得意領域をもっと主張して、強化していった方がいい。

そう感じさせてくれた本である。

2011年&2012年病気自慢

久々のBlogがこんなネタなのもどうかと思うけど、ライフログとして残しておこう。

  • '11/11/6: いまだに理由がわからないけど、住み慣れた家の階段を踏み外し、左足小指を骨折
  • '11/11/16辺り: 息子を持ち上げて腰痛に。
  • '11/11/25: 仕事から帰宅して、週末恒例のビールを飲んでいたら、非常にまずい。こんなことありえない、と思っていたら、翌朝に気分が悪くて起床し、トイレで半分気を失ってしまう。お酒の飲み過ぎで肝臓がやられたのだと、自己診断。この日から断酒。
  • '11/11/28: 仕事には行けたけど、何をしても非常に疲れる。平地を歩いているだけで、息が苦しい。
  • '11/11/30: 新横浜出張。生活しているだけでも、息が途切れてしまう。何か変だと思い、内科に行ったが、その時は原因不明。
  • '11/12/5: 再度、内科に。血液検査の結果、赤血球の数が基準値を大幅に下回っていることが判明。また、その頃から、空腹時に腹痛が始まる(何か、食べたり飲んだりすると、一時的に収まる)ことから、肝臓ではなく、十二指腸潰瘍を疑い始める。
  • '11/12/9: 人生初の胃カメラを飲む。鼻から飲むタイプだったので、比較的楽。その際に、十二指腸に潰瘍があることを告げられる。生検のために、組織を一部採取。
  • '11/12/7: 突如、左耳が聞こえにくくなる。
  • '11/12/8: 中耳炎の影響と判明。
  • '11/12/16: 内科にて、十二指腸潰瘍であることを告げられる。
  • '11/12/30: 唇の周りが荒れ始める。当初、アトピーがひどくなったのだと自己診断。
  • '12/1/7: 皮膚科にて、カポジ水痘様発疹症であることを告げられる。

と言うことで現在に至る。今までほとんど大きな病気や怪我をしたことがなかっただけに、この2ヶ月はショックが大きかった。でも、これらは独立に発生したわけではなく、繋がりがあるのだろう。

とくに、カポジ水痘様発疹症は、今までアトピーの治療でプロトピックを使用していて、免疫が抑制されているところに、貧血状態になっていたため、ちょっとしたウィルスでも症状がひどくなってしまったのだろう。

と言うコトで、遅くなってしまったけど、今年の目標は、家族全員の健康であるw

EDSFair2011 Nov.

先週金曜日Embedded Technologyと共同開催となったEDS Fairに行ってきた。
事前の予想通り、EDSFのエリアは少し淋しいものがあったものの、MentorやSynopsys, Innotechが出展してたので、それなりに華やかではあった。

だが、人口密度としては、ETのエリアは非常に高かった(歩くのに難儀したほど)のに対し、EDSFの方は、普通に歩けるなど、集客力には差があった。このような状況を鑑みると、大手のベンダはプライベートセミナーにどんどんシフトしていくのだろうと思う。

実際、今回、Cadence, Magma, Apache(Ansysに買収)などの大手は出展しておらず、残念ながら、1,2時間もあれば、一通り見れてしまった。

なぜこのようになった?

前回行ったときは、2009年だったと思うのだが、このときは、運営が苦しかったと思うのだが、それなりに華やかだった。1日いても飽きることはなかった気がする。その時と現在とで何が違うのだろうか?

ボクは、このようにEDSFがシュリンクしていった原因は大手半導体ベンダがEDAベンダの集約に走ったからだと思っている。この流れは、65nm付近から始まった。微細プロセス対応でEDA費用が大きくかさむため、上流から下流までを1社のEDAベンダで賄うようになってしまったのだ。

この結果として、

  • プライマリベンダ以外のツールを導入するのに、多大なコストが必要となった。
    • 社内の膨大な手続きが必要
    • 社内EDA部門の増長
    • 設計者の関心薄

と言う所につながっているのではないだろうか。

大手の半導体ベンダであれば、ツールの選定・フローの決定の大部分は社内EDA部門が握っており、設計者が独自のフローを築くことはなかなか難しい。また、独自のフローを築こうとしても、標準化の名の下に、つぶされることが多いだろう。

今回、EDSFの後に、うちのアナログ設計者と某社とプライベートな打ち合わせをしたのだが、その際に、
「色んな会社を訪問しても、なかなか設計者と直接話しをすることができない。社内のEDA部門の人間で止まってしまう」
と言う話を聞いた。

これは非常に由々しき問題だと思っている。真に専門性を持っており、かつEDAベンダとの真のお客様は設計者であって、社内のEDAの人間ではない。確かに大抵の打ち合わせは(場所が狭いこともあるのだけど)、EDAの人間のみでベンダの方のプレゼンを聞いている。しかし、このスタイルだと、現場の意見は完全に無視されていることになるのだ。おそらくベンダの方もプレゼンしていて、手応えを感じることは少ないだろう。

現状を打開しましょう

先にも書いたとおり、EDA業界が低調な原因は、EDAベンダの集約に一因があると思っている。確かに年々かさむEDA費用は大問題だった。そのため、ある程度集約するというのは必要だろう。例えば、P&Rのツールに3社のツールを購入する必要はない。ここは一社に絞るべきだろう。

LSIの設計が他の製品と異なるところとして、

  1. 上流(システムレベル)から下流(RTL, Trレベル, GDS)までの範囲が広い
  2. 大規模(デジタル)から小規模(アナログ)まで扱う必要がある

と言う所ではないだろうか。このような大規模な領域を一社で賄うには無理がある。実際、EDA大手のSynopsys, Cadence, Mentorも得意領域はそれぞれにおいて異なる。コンソリするのであれば、各領域ごとに行うべきであろう。全フローを一気にと言うのは、現実的に無理だと思う。

そして、EDAベンダは今こそフォーマット(CPFとかUPFとか。。。)やプロプラ(シミュレータオリエンテッドなEncryptionとか)のにこだわるのではなく、お互いの得意領域を尊重して、強いところを更に強くしていってほしい(カルテルはあかんけど)。そして、その技術を持って、半導体ベンダにアクションを起こして欲しい、と思っている。

最後に

今回、以前から付き合いのあったベンダのブースを訪問したが、今まではずっと日本に来ていたCEOが今回は来ていなかった。もちろん、CEOなんだから、暇はないんだろうけど、これまでは日本市場の開拓に熱心に活動していたように思う。今回はCEOだけでなく、本社の人間は一人も来ていなかった。すなわち、日本の市場はもはや相手に値しないのだ。世界の半導体市況が回復しつつある現場で、日本の半導体ベンダだけは、その地位をどんどん落としていっている。このような市場に魅力を感じないのも無理はない。

これ以上、手をこまねいていたら、日本の半導体メーカーはどんどん世界から見放されてしまう。島国のためか、社内で危機感を感じることは少ないが、このような展示会に出ると、些細なことからでも危機を感じてしまう。

ボクにできることは、設計者の方にEDAツールに対しての関心を持ってもらい、設計フローの構築は自分たちの仕事なんだと思ってもらうことなんだと思っている。そこから、革新的な設計と言うのが生まれてくると信じている。