How to Design Analog/Mixed Signal (AMS) at 28nm

EDA Mixed-Signal

この記事は、
"How to Design Analog/Mixed Signal (AMS) at 28nm"
の超訳です(^^;

ワイヤレス、ネットワークチップ、データセンター用、計算機用、FPGAアプリケーション用のLSIは、低消費電力化、高速化、小面積化を実現するために、積極的に微細化を進めてきた。今日、これらのアプリケーションは、アナログ/ミックスドシグナル(AMS)回路やRF回路をデジタル回路の中に集積され、年々占める割合が大きくなってきた。特に、AMS回路がチップ面積の50％以上を占めるようになると、プロセスマイグレーションするときに、これまでのやり方では、微細化の優位点が小さくなるどころか、むしろ優位点が全くなくなるようになってきた。

今日では、1世代の微細化でも物理効果やデバイス性能が大きく変わるため、単純なマイグレーションだけでは、スペックを満たせない。AMS回路はスペックを満たすように最適化をするとともに、再デザインが必要なことが多い。このため、先端プロセスでは、デジタル設計と同時か、もしくはそれよりも早くAMS設計フローを構築する必要がある。

2011年3月のCadence Mixed-Signalセミナーで行われたアンケート(150を超える企業の設計者とCADエンジニアから回答があった）によると、65nmが主流になっていることがわかった。また、40〜28nmでもAMS回路が設計されていることがわかった。

Figure 1 - Analog/mixed-signal designers look to lower process nodes
(オリジナルのブログを参照)

Challenges of Advanced Process Nodes

先端プロセスでAMS回路を設計する場合、既存の問題だけでなく、新たな問題にも直面する。主な問題は、パラメータのばらつき、デバイスの信頼性、レイアウト依存効果、そして設計期間(生産性)である。

従来、回路性能がスペック値の真ん中になるように(デザインセンタリング)、パラメータ変動の影響を分析したり、よりロバストな回路トポロジを採用したり、統計解析を行うなどして、設計を行っていた。先端プロセスにおけるアナログ回路設計では、パラメータ変動やプロセス変動に対処するために、セルフキャリブレーションを行う必要性に迫れている。セルフキャリブレーションは、デジタル回路で構成されるため、ピュアなアナログ設計技術だけでなく、ミックスドシグナルのデザインフローが必要となる。

また、先端プロセスのデバイスは、TDDB(経時絶縁破壊), HCA(ホットキャリアによる劣化), NBTI(負バイアス温度不安定性)などの影響を非常にうけやすい。長期間にわたって、高電圧を受けた場合、このような現象によりデバイスは破壊されてしまう。そのため、設計初期段階における信頼性シミュレーションによって、どのデバイスが過電圧になりやすいか、を特定することは非常に重要である。

レイアウト依存効果(LDE)によって、デバイス電流やしきい値電圧は周りのレイアウトの形状により変動する。特に、ウェル近接効果やストレスの影響により、10%以上の変動が起こることもある。設計最終段階でのレイアウトの修正やスケジュールの遅延を避けるために、レイアウト依存効果が回路の性能に与える影響を理解しておっかなければならない。特に、感受性の高いデバイスを特定して、それらをより変動が少なくなるように、周りの影響を考慮しなければならない。

このように先端プロセスにおいては、クリアしないといけない課題が多い。そのため、デザインの生産性を維持するために、より進んだ設計ツールが必要となる。

TSMC AMS Reference Flow

AMSリファレンスフローを通して、CadenceとTSMCは28nmプロセスにおけるAMSの設計課題を解決するために密接な関係を築いている。このコラボレーションによって、AMS V1.0を昨年(2010年)リリースし、さらに、今月(2011年6月)、AMS V2.0をリリースした。AMS V2.0には、レイアウト依存効果を考慮したレイアウト手法、先進的なモンテカルロ解析、デバイス信頼性解析、アナログドリブンのサブ回路最適化(ABS)、3D-IC/パッケージを考慮したマルチテクノロジシミュレーション(MTS)が含まれている。

Figure 2 - Cadence track in TSMC AMS v2.0 Reference Flow
(オリジナルのブログを参照)

AMS2.0では、レイアウト依存効果の計算エンジンは、Virtuoso設計環境に完全に組み込まれている。これにより、レイアウトデザイナーは、デバイスを配置した位置でのVthと飽和電流の変動を直ちに知ることができる。Virtuoso-ADEで使用されているWorst-Case Distanceを使用した歩留まり見積もり技術は、10000万サンプルの中から任意に抜き出した200サンプルで検証した結果、1%以内で合っていることがわかった。

デバイス信頼性の問題に対しては、Virtuoso-ADEのSpectre/APSのアサーション機能が役に立つだろう。これにより、デバイスがオーバードライブされたときに、知ることができる。また、Virtuoso-ADE-GXLにある回路最適化技術は、アナログセルのリターゲティング時に使用することができるだろう。さらに、Spectreのマルチテクノロジシミュレーション技術とAllegro SiP ArchitectとVirtuosoの連携により、3D-ICの検証も可能となる。

TSMC AMS V1.0, V2.0のフローを築くことによって、Cadenceは28nm世代におけるAMS回路の生産性、予測性という点で大きな強みを持てた。TSMC AMSリファレンスフローについて、さらに知りたい場合は、私かTSMC,Cadenceの担当者に聞いて欲しい。

Mladen Nizic