[EDA][20nm] Q&A: A Look at 20nm Design Challenges and Solutions

(この記事は、Q&A: A Look at 20nm Design Challenges and Solutionsの超訳です。)

By Richard Goering on September 11, 2011

プロセスノードが20nmになると、電力・性能・集積度に格段の進歩をもたらす一方で、非常に困難な設計の課題が見えている。例えば、タイミングや電力のばらつき、複雑なレイアウトルール、大量のIPを含んだとてつもなく巨大なデザイン、である。また、20nmで起きる新たな課題は、既存のリソグラフィ技術を活用するために、余計なマスク(ダブルパターニング)が必要になることである。

20nmでの設計の課題やEDAツールの性能・デザインを成功させるためのフローについて、CadenceのプロダクトマーケティングディレクターのRahul Deokarにインタビューを行った。さらに詳しい話は、CadenceのWhitepaperにある(White Paper, Summary)。

Q: 20nmに移行のためのメリットは何でしょう？　また、あなたが一番関心を持っているのは何ですか？

A: セットメーカや半導体ベンダが20nmを考えるのには、3つの理由があると考えています。一つ目は、微細化することで得られる性能です。二つ目は1チップに集積できるIPの数とトランジスタの量。3つ目は消費電力の問題です。

最近では、スマートフォン、タブレット、コンシュマーデバイスに搭載される、ワイヤレス技術に興味を持っている顧客がいます。このような市場では、異なった視点に立たないといけません。そのようなデバイスは高速に動作し、インターネットにアクセスしたり、と言う機能がありますが、全ては、バッテリーに頼らずに低電力でできなければなりません。また、我々は、20nmと言うプロセスには、GPUコンピューティングのようなニーズもあると考えています。

Q: 全体的に見て、20nmでの設計の課題は何だと考えていますか？

A: 3つの課題があります。一つ目は、複雑なレイアウトルール下において、歩留まりを最大化し、製造効率を高めることです。20nmになると、扱わないといけないルールの数が爆発的に増加します。例えば、メタル層に対してだけで、ルールの数が400個にも登る上、ダブルパターニングによる複雑性も加わってきます。

2番目の課題は、タイミングと電力のばらつきを扱うことに関してです。たとえデザインが動いたとしても、意図した通りの性能や電力にならないかもしれない。20nmプロセスには、たくさんの変動要因がある。メタルのピッチが100nmから80nm, 64nmとなるにつれて、配線間のカップリングが増加した。また、インターコネクトの増加によって、デバイスモデリングで考慮しないといけない寄生の効果も増加した。さらに、セル間の距離が小さくなっているため、セル間のレイアウト依存効果もタイミングと電力のばらつきの要因になっている。

3つ目の課題は、顧客が20nmに移行することにより、より大規模なデザインを扱わないといけないことである。EDAツールは、20nm世代でのデザインの規模と複雑性を扱えないといけない。つまり、指数関数的に増大するIPとSoC全体を扱える能力がEDAツールに求められている。設計者もSoC全体で電力管理をしなければならないし、必要な時間内にサインオフ検証を終えないといけない。

Q: 20nmでダブルパターニング技術が必要になるのは誰でしょうか？ また、何層に及ぶでしょうか？

A: 20nm世代に移行したら、現在のリソグラフィ技術では、配線が切れなくなるので、みんな必要になるでしょう。ダブルパターニングなしで露光したら、光の拡散によりレイアウトパターンは失くなってしまうでしょう。ダブルパターニング技術は、既存のリソグラフィ技術を延命するものである。良いニュースとしては、ダブルパターニングは全てのメタル層には不要である、と言うものです。ファウンダリやIDMメーカーが実験したところ、低層のメタル層よりも下のレイヤーのパターンのみダブルパターニングで対応するば良いようです。例えば5層やそれ以上の高層メタル層には不要である。

Q: ダブルパターニングによって、どのような設計課題がもたらされるのでしょうか？

A: いくつかあります。まず、ダブルパターニングはセル設計やライブラリ設計に影響を与えます。IP設計時には、ダブルパターニングがもたらすデザインルールに従う必要があるでしょう。特に、ダブルパターニングは、セル間の配置関係を強く考慮する必要があります。我々は自動的に配置を交互にする*1技術を持っています。それにより、混雑度を低く保つことができるでしょう。そして、混雑度が低ければ、タイミングと電力の要求を満たせやすくなります。

そして、配線工程においても大きなインパクトがあります。配線工程が終わった後に、セルを分離することなどできないため、ダブルパターニングは配線時に考慮される必要があります。我々は、ダブルパターニングの制約をセル設計やIP設計から抽出し、配線工程時に制約として使用します。そして、最終的に物理検証をサインオフに導きます。この制約を考慮した配線工程によって、デザインを早期に収束させることができます。また、質も向上させることができるでしょう。

Q: あなたは複雑性に触れましたが、20nm世代には何個のトランジスタが集積されると考えているでしょうか？　また、EDAツールはどのようにサポートするのでしょうか？

A: 20nm世代では、8〜12億のトランジスタが集積されることになるでしょう。とてつもなく巨大なデザインです。集積度は一気に2倍になり、性能が50%改善されます。このような巨大なデザインを扱うために必要なことは、抽象化技術です。我々は、Flex Modelと言われる技術を開発しています。これは、大きなマクロやブロックを抽象化する技術です。これにより、ツールが扱えるぐらいまでネットリストを自動的に縮小し、結果として、デザインをより速く収束させることができます。

Q: 40nmや32nm世代では、すでにバラツキが大きな問題になってます。20nm世代ではより状況は悪くなるのでしょうか？

A: ある面ではより悪くなるでしょう。それは、レイアウト依存効果として現れます。20nmのセル間は、より密接な距離になります。そのため、異なったセル間近接効果やインターコネクトは、タイミングとパワーにより悪い影響を及ぼすでしょう。リソグラフィやストレスによるレイアウト依存効果は、キャラクタライズされる必要があります。そして、コンテキストドリブン配置や最適化が必要となるでしょう。

EDIシステムには配置配線時に、セル同士がどのような相互作用をもたらすか検証したり、一つのレイアウトパターンをタイミングやパワーの面で他の候補と比較したりする機能があります。これにより、タイミングやパワーを最適化する隣接セルの組み合わせを実現することができます。

Q: Azuroから最近獲得したクロック同時最適化技術ccoptは、20nmではどのような役割を果たすのですか？

A: 大きな役割になるだろう。クロック網は40nm, 28nm世代でも十分に複雑になっている。20nm世代ではもっとたくさんのクロック種が必要となるだろう。電力遮断のために、クロックゲーティングが使われるため、たくさんのモードとコーナーが発生してしまう。古典的なクロック設計手法では、設計することができなくなるだろう。新しいアーキテクチャをイチから作り上げる必要が有るだろう。

古典的なクロック設計手法では、クロックは工程の後から設計されていた。20nm世代では、ロジックや物理設計と共にクロックが設計されなければならない。スキューを上手にマネージングすることで、(これはAzuroと共に開発した技術だが)性能や消費電力、面積でいい結果を得ることができる。

Q: 20nm世代では、どのような設計ツール・フローが必要になるでしょうか？　また、ポイントツールは機能するでしょうか？

A: ポイントツールや役に立たないだろう。我々Cadenceは2つのゴールを目指している。一つは、20nmでのデザインリスクを下げること、もう一つは、顧客の20nmでの設計期間短縮をサポートすることである。どちらのゴールにしても、デザインの最初から最後までサポートできるフローでなければならない。IPのキャラクタライズ、配置配線、最終のサインオフといったデザインフロー全体にわたって、ダブルパターニングやクロックデザイン、レイアウト依存効果といったものを考慮できるものでなければならない。

Q: EDIは20nm世代に対応する準備ができていますか？

A: できている。我々は、長い間、20nmのパートナーと密接に共同開発してきた。そして、我々は早い段階から20nmの開発に関与してきた。実際、20nm世代での技術的な課題やインターフェースを定義した。そして今や、我々の開発したモデルや抽象化、フローの正しさを確認するために設計した複数のテストチップをテープアウトしようとしている。ただし、20nm世代のデザインを製品化するためには、まだ幾つか課題が残っており、ツールやメソドロジにチューニングが必要だと考えている。そして、我々はその準備がすでにできている。

Richard Goering

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*1:ダブルパターニングで交互にパターンを配置する、ということ？