DAC Panel: Users Describe Mixed-Signal Verification Challenges, Solutions

この記事は、Cadence社のブログを訳したものです。
http://www.cadence.com/Community/blogs/ii/archive/2011/06/13/dac-panel-users-describe-mixed-signal-verification-challenges-solutions.aspx
(This article is quoted from Cadence's Blog with translation from English to Japanese.)

DACパネル: Mixed-Signalの検証のチャレンジとソリューションについて、ユーザーが語る。

by Richard Goering on June 13, 2011

アナログ/ミックスドシグナルの検証はデジタル回路の検証のように、検証専門チームにより、統一検証手法(UVM)やメトリクスドリブン検証手法(MDV)が取り入れられた方向に進むのだろうか? 「そうなるだろう」と、6/8にCadence EDA360で行われたパネルディスカッションで、ミックスドシグナルのエンジニアが答えた。

パネルは、"考えることをやめ、行動を始めよう。- 検証漏れを無くすための手法"と銘打たれた。パネリストは、以下の3つの質問に答える形で進行した。

  • なぜミックスドシグナルの検証は、チャレンジングとされるのか?
  • あなた達は、今日の課題に対して、どのように立ち向かっているのか?
  • EDAツールに求められるものは何か?

私は、モデレータとして参加した。そして、パネリストは以下のとおりである。

  • Jonathan David, senior staff engineer, Qualcomm (speaking in photo below)
  • Martin Barnasconi, product manager for AMS/RF System Design Methodologies at NXP Semiconductors (seated at left)
  • Hao Fang, senior design manager, LSI (seated in middle)

どのパネリストもこのミックスドシグナル検証の課題、解決法、EDAツールへの要望について、短いプレゼンテーションを行った。

Qualcomm: Speed, Power, and Timing Closure

Davidは、彼のグループが検証したワイヤレストランシーバー(プロセッサ、A/D, D/A, フィルタが含まれる)のブロック図を見せた。その図を使用しながら、まず、アナログ/ミックスドシミュレータがとても遅いことを説明した。特にRFの周波数をもった信号を同時に解析する場合、非常に遅くなる。次の課題は低消費電力設計に関してである。アナログ回路の消費電力は、回路図に直接現れているが、デジタル回路は、CPFのような消費電力専用のファイルとして表されている。

タイミングクロージャーはもうひとつの問題である。タイミング解析ツールは、ミックスドシグナルを含んだネットリストを解析することはできない。例えば、テストパターンを自動生成するATPGは、RTLがないデザインを扱うことはできない。しかし、チップをテストするためには、テストベクタを生成する必要がある。最後に、典型的なアナログのボトムアップ設計では、アナログと他の部分を統合するのが非常に遅いため、テスト期間が短くなってしまう。

Qualcommが使っている一つの解は、アナログ値とデジタル値を両方表現できるように、実数でモデリングすることである。しかしながら、この方法は、モデル開発と検証に追加のリソースがかかる。また、EDAへは、モデルの自動生成ツール、回路図からの消費電力の自動抽出、ミックスドシグナルの寄生素子を含んだタイミング解析、ミックスドシグナル対応のATPG, Virtuoso Analog Design Environment (ADE) 上でのUVMのサポートを挙げた。

アナログ検証チームを別に作るか、と言うことに対して、Davidは科学フィクション作家のDavid Brinの言葉「criticism is the only known antidote to error」を引用して、回路を設計した人とは、別の人が検証すべきである、と言うことを主張した。また、「OOPやUVMでの検証を始めるに当たって、アナログ回路に精通した人を集める必要はない。アナログの検証を行う技術は、設計とは分けるべきだろう」とDavidは主張した。

LSI: Increasing Digital Circuitry Calls for Changes

最初に、LSI社及びFang氏のバックグラウンドを説明する。Fangは、以前ブログで説明したDVConで発表したUVM-MSのCadeceとの共著者である。なので、彼がDACでデジタルの検証をアナログの世界にも導入すべきだ、と言ったのは自然なことである。

HDDに搭載されるLSIには、read-channel SOCだけではなく、プリアンプや顧客のtranceducerなどが搭載される。プリアンプには、超Gpsのデータレートの実現、多チャンネル化、有損失回路での伝送など、大きな技術的課題がある。"Large A, Small D"のデザインは、デジタルアシステッドの回路やキャリブレーション、トリミング、パワーマネージメント、テスト回路の増加によって、"Large A, LargeD"の回路になると、Fangは述べた。

LSI社では、現在、アナログブロックのシミュレーションをSpectreで、デジタルブロックの検証をUVMで、チップの最上位レベルの検証をAMSシミュレータで行っている。CadenceとLSI社はこれらのシミュレーションの高速化に共同でとりかかっている。今、必要なことは、専任のデジタルとアナログの検証チーム、実行可能な検証プラン、セルフチェックテストベンチ、アナログカバレッジ、アナログアサーションであると、Fangは指摘している。Cadence Accelated Paralles Simulator (APS)を使用すると、4倍以上に高速になる、とFangは言う。

近い将来、ミックスドシグナルからアナログの検証までUVM-MSが使用されると、Fangは指摘している。Fangは、「ボトムアップのアプローチではなく、設計と検証をスペックからドライブするためには、トップダウン的なアプローチが必要だろう」とFangは言っている。

NXP: Verification from Chip to System

NXPでは、チップの検証だけでなく、ネットワークシステムを含めて検証する必要がある。そのため、アナログ/デジタル、また、ハードウェア/ソフトウェアの垣根なく、協調検証をする必要がある。NXPのシステムには、トランシーバーなどのアナログ/ミックスドシグナル回路、コントローラなどのデジタル回路、そして、組み込みソフトウェアがある。フェイルセーフシステムを保証するために、カバレッジベース、アサーションベースのミックスドシグナル検証技術が必要だと、Baranasconiは言う。

「我々は、スペックからデザインをどのように生み出すか?また、検証プランからテストベンチをどのように生み出すべきか?」という問に対して、NXPは"Structured"アナログ/ミックスドシグナル検証手法を導入したと答えた。NXPは、プロプライエタリの検証用IPをミックスドシグナルフローの自動化のためと、セルフチェックテストべンチの作成のために使っている。

今日の課題は、UVMやMDV、アサーションべースの手法をアナログ/ミックスドシグナルに導入する道筋をつけることである、とBarnasconiは言っている。彼は、Open SystemcC InitiativeのAMS working groupのチェアを勤めており、そこでUVM, SystemVerilog, SystemCのAMS拡張を行なっている。

Much Work Ahead

Q&Aの時間では、デジタルの手法をミックスドシグナルの検証に持ち込むことの様々な課題(今日のアナログ設計者の技術、アナログにおけるカバレッジの意味合い、アナログアサーションの開発、ミックスドシミュレーション言語のサポート、直接的、ランダム的テスト)が明らかになった。

最後に、Qualcomm社のDavidが「もし、十分な人を集めずに、新しい検証手法を試そうとしたら、思うようにカバレッジを挙げられずにテープアウトを迎えるリスクがあるだろう」と述べた。「私なら十分な人を集めて、リスクが少ない状態にして、プロジェクトを進めるだろう」「そして、プロジェクトへのこの手法の適用が全てのプロジェクトのリスクを緩和する方向に進むだろう」とDavidは言った。

Richard Goering